清華大学の博士が「チップレット・アクチュアリー」サミットを提案！ムーアの法則に近づくほど、マルチチップ統合のコスト効率は向上する。

Chiplet は、製品の歩留まり、パッケージの歩留まり、さまざまなコストなどを考慮しながら、大規模な量産を通じて業界のアップデートを推進する必要があります。

この前提の下では、変換されたメリットが従来の SOC ソリューションのメリットを大幅に上回る場合にのみ、それを非常にうまく推進することができます。今日は具体的にお金について数えてみましょう。この記事のデータはすべて本物で検証可能です。一部は著者が2021年に独自にチップ処理とパッケージングを行った際に取得したもので、一部はChiplet Industry Allianceの協力を得て取得したものです。

マルチチップ統合技術

マルチチップ統合技術は、業界ではムーアの法則の延長として広く認識されており、コスト削減はそのよく知られた利点の 1 つです。しかし、マルチチップ統合システムが単一チップよりもコスト面で優れていることを定量的に実証できる研究はほとんどありません。 3 つの代表的なマルチチップ 2.5D 統合テクノロジに基づいて、定量的なマルチチップ システム コスト モデルを確立し、歩留まり向上、チップとパッケージの再利用、異種統合など、複数の側面からマルチチップ システムの費用対効果を分析するための一連の分析方法を提案しました。この論文はDesign Automation Conference (DAC) 2022に採択されました。清華大学学際研究院の博士課程学生である馮銀暁氏が論文の第一著者であり、同大学学際研究院の助教授である馬凱生氏が論文の責任著者である。

論文リンク: https://doi.org/10.48550/arXiv.2203.12268

従来のシングルチップシステムと比較して、マルチチップ統合システムのコスト計算はより複雑になっています。慎重な評価を行わずに盲目的にマルチチップアーキテクチャを採用すると、コストが高くなります。

そこで、私たちは「Chiplet Actuary」と呼ばれるコスト モデルを確立し、マルチチップ統合システムのコスト効率を高度に評価し、アーキテクチャ設計者が直面する多くの難しい質問に答えることにしました。

• どのパッケージ統合ソリューションを採用すべきでしょうか?
• システム全体をいくつの小さなチップに分割する必要がありますか?
• カプセル化は複数のシステム間で再利用する必要がありますか?
• チップを再利用するには？
• 異種統合の利点をどのように活用するか?

コストモデル

1. すべてのチップがチップレット技術に経済的に適しているわけではありません。

この図の 9 つの棒グラフはすべて RE コスト (反復エンジニアリング コスト、つまり 1 回限りの投資を考慮せずにチップを製造するための費用と理解できます) です。横の列は 14nm、7nm、5nm で、縦の列は複数のチップレットが一緒にパッケージ化されています。

上の写真の 7nm と 5 つのチップレットを拡大した、別の詳細写真を見てみましょう。グラフの横軸は面積、縦軸は単位面積あたりのコストです。パッケージング方法は、SoC、MCM パッケージング、InFO、2.5D パッケージングの 4 つです。

面積が200平方ミリメートル以下の場合はチップレットを作る必要がないことがわかります。本当の利益は、800平方ミリメートルを超える大型チップから生まれます。これが、今日の超大型チップがチップレット ソリューションを使用する理由です。実際、このソリューションの方が経済的に適しているからです。さらに、高度なパッケージングには、大量のテストとパッケージングのコストがかかります。非常に高度なパッケージングは​​非常に高価で、シリコンのコストの数倍にもなります。最初に解決しなければならないのは、チップを大きくできるかどうかという問題です。将来的には、パッケージ価格が下がるにつれて、チップレットルートはますます収益性が高くなるでしょう。 MCMとInFOは比較的コストが低く、費用対効果が高いため、先進的なパッケージングにおける基本パッケージングに基づくチップが早期に量産開始されると予想されます。

2. マルチチップ統合は、より高度なプロセス（5nmなど）ではより大きな利点があります。これは、面積が800mm2のシングルチップシステムでは、シリコンウェーハの欠陥によって生じる追加コストが総製造コストの50％以上を占めるためです。

成熟したプロセス (14nm) の場合、歩留まりの向上によりコストが最大 35% 削減されますが、D2D インターフェイスとパッケージングのオーバーヘッド (MCM: >25%、2.5D: >50%) により、マルチチップのコスト上の利点は弱まります。

3. 製造コストは考慮すべき主なコストですが、特に生産量が多くない製品の場合、1 回限りの投入コストが決定的な要素となることがよくあります。

単一システムの場合、各小さなチップを個別に製造すると、テープアウト時のマスクプレートのコストなど、1 回限りの投資コストが非常に高くなることがわかりました。そのため、マルチチップ アーキテクチャでは、1 回限りの総投資コストが非常に高くなります (生産量 50 万個で総コストの 36% を占めます)。 5nm システムの場合、生産数が 2,000 万に達すると、マルチチップ アーキテクチャの効果が現れ始めます。

つまり、1 つの企業がすべての小さなチップを独自に開発してチップを製造したい場合、チップの種類が 1 つしかないと、コスト効率が悪くなります。しかし、ハイエンド、ミディアム、ローエンドのチップの組み合わせなどの利点はあります。もちろん、一度の投資コストは、小さなチップの再利用を通じて大きな利益をもたらす可能性があります。

モデルの再利用

多くの探索的実験を通じて、マルチチップ アーキテクチャのコスト上の利点は、再利用と異種性を最大限に活用することによって実現する必要があることがわかりました。一般的なマルチチップ多重化アーキテクチャは、シングルチップ多重システム (SCMS)、ワンセンター多重拡張 (OCME)、固定ソケット多重組み合わせ (FSMC) の 3 つのカテゴリに分類されます。

1. SCMS アーキテクチャでは、チップの再利用により、シングルチップ システムと比較して、チップの 1 回限りの投資コストを大幅に節約できます。

この多重化ソリューションの最大の利点は、必要なチップが 1 つだけなので、複数のチップを製造する必要がなく、すぐに効果を発揮できることです。このアーキテクチャは、同じ製品ライン内の異なるレベルの製品に適しています。 （ここでは、設計および製造プロセスにおけるミラー金型のコストを単一の金型として考慮しており、計画には影響しますが、原価計算には影響しません。この点を指摘してくれたXia Jingに感謝します）

2. SCMC と比較して、OCME アーキテクチャでは異種プロセスが可能になります。

複数のシステムで共有され、高度なプロセスに敏感ではないモジュールを、後方プロセスの中央シリコン ウェーハに配置すると、大きなメリットが得られます。DDR や PCIe などのモジュールを含む多くのシステムが、このアーキテクチャを採用できます。データ中の Pkg-reused の概念はパッケージの再利用です。例えば、基板上に 4 つのダイを配置できますが、実際に配置されるのは 2 つのダイのみで、残りの 2 つのダイは放熱とストレスの問題を解決するためにダミー ダイで埋められます。この種のパッケージングは​​利用率を最大化するものではないようですが、全体的にはコスト効率が高くなります。

3. FSMC アーキテクチャでは、再利用の可能性が最大化されます。

再利用されるチップが増えるほど、1 回限りの投資コストを償却するメリットが大きくなります。再利用性を最大限に活用すると、償却される先行投資はごくわずかになります。この時点で、マルチチップ アーキテクチャのコスト削減の大きな可能性が明らかになります。コスト上の利点は、製造コストの節約だけでなく、一度限りの投資コストの節約にも反映されます。最終的には、より多くのダイを持っている人、またはより多くのダイと互換性のあるソリューションを持っている人が、より多くのコストを節約できることがわかります。

図では、k はパッケージ上のスロットの数、n は手元にある異なるダイの数です。

マルチチップアーキテクチャが一般的なトレンド

もちろん、マルチチップ アーキテクチャの利点は無条件ではなく、多くの複雑な要因に依存します。

チップ設計者がマルチチップ アーキテクチャに関してより適切な決定を下せるように、さまざまなオプションのコストを比較する定量モデルを構築しました。

モデルを使用すると、設計者は早い段階でコストを検証できます。また、マルチチップ アーキテクチャが、歩留まりの向上、チップとパッケージの再利用、異種混合によってどのようなメリットを得られるかも示しました。

• シリコン欠陥のコストがパッケージングのコストを上回ると、マルチチップ アーキテクチャが効果を発揮し始めます。
• システムがムーアの法則 (最も先進的なプロセス、最大の面積) に近づくほど、マルチチップ アーキテクチャのコスト効率が高くなります。
  
• チップ サイズを小さくすることで得られるコスト効率は限界効果しかないため、単一の IP をダイにすることはコスト効率が良くありません。
  
• 包装を再利用するかどうかは、製造コストと償却される一回限りの投資コストのどちらが優勢であるかによって決まります。数量が少ない場合は、可能な限り包装を再利用し、数量が多い場合は、別途高度な包装を開発することができます。バランスポイントは年間約80万～100万です。
  
• 異なるグレードの均質システムの場合、SCMS ソリューションはコスト面で大きな利点があります。大面積の HUB モジュールを共有するシステムの場合、OCME ソリューションの方がコスト効率が高くなります。FSMC ソリューションは再利用の可能性が最も高くなりますが、ダイの形状と 4 辺のインターフェイスの数に関する要件が厳しくなります。
  
• 基本原則は、より少ないチップでより多くのシステムを構築することであり、断片化と階層化の需要に対してチップ再利用の費用対効果はより明白です。
  
• 今日の観点から見ると、先進的なパッケージングは​​、先進的であればあるほど良いというわけではありません。その価格はシリコンのコストの数倍と高すぎるため、大規模な量産には使用されないことになります。それどころか、先進的なパッケージングの基本バージョンは、パフォーマンスの面で基本的にアーキテクチャの要件を満たすことができ、最初に大規模に使用される可能性があります。国内のパッケージ工場（特に基板生産）では、歩留まり向上とコスト削減が最優先課題となっています。将来的な観点から見ると、私たちの知る限り、中国には10社近くの基板メーカーが建設中であり、いくつかの先進的なパッケージング工場が建設中です。工場建設に2年、歩留まり向上に2年という開発リズムによれば、今後3～4年で先進的なパッケージングの歩留まりとコストは大幅に最適化されるでしょう。その時までに、チップレット技術の応用は大規模な爆発的な進歩をもたらすでしょう。
  
• チャンスはまだあるので、国内の同僚は引き続き努力する必要があります。

モデルの詳細

Chiplet アクチュアリーは、モジュール、チップ、パッケージングの概念を導入しました。あらゆるシステムは、この 3 つのレベルで構成できます。

各チップレットはモジュールに対応しています。D2D インターフェースは、特別なモジュールとして複数のチップレット間で再利用されます。数学的な言語では次のように表現できます。

チップの製造コストは、大まかに（１）シリコンウェーハコスト、（２）シリコンウェーハの欠陥による損失、（３）パッケージングコスト、（４）パッケージングの欠陥による損失、（５）パッケージングの欠陥による良品シリコンウェーハの廃棄に​​分けられます。 (1) (2) はこれまでの研究で十分に議論されており、マルチチップ統合と高度なパッケージングに関連するコスト (3) (4) (5) は次のように表すことができます。

このうち、y1は中間挿入層製造の歩留まり、y2はチップと挿入層の接合の歩留まり、y3は中間挿入層と基板の接合の歩留まりである。同時に、チップファーストとチップラストの 2 つの異なるパッケージング プロセス フローも考慮されます。

一度限りの投資コスト（NRE、ソフトウェアおよび IP ライセンス、システム設計検証、テープアウト料金などを含む）が総コストの大部分を占めます。私たちはエリアから始めて、コスト モデルに 1 回限りの入力コストを導入しました。どのチップでも、1 回限りの投資コストは次のように見積もることができます。

ここで、 Scはチップ面積、 _Smはモジュール面積_、 C は面積に依存しない固定入力です。このことから、複数のシステムを設計する場合、それらすべてがシングルチップアーキテクチャを採用すると、1回限りの総投資コストは次のように見積もることができると結論付けることができます。

マルチチップアーキテクチャを採用した場合、1回限りの総投資コストは次のように見積もることができます。

このうち、 _Spはパッケージ領域、 _Cpはパッケージの固定投資、 _{CD2D は}D2D インターフェースの開発への投資です。

K _m S _m : モジュールのフロントエンド設計、モジュールのフロントエンド検証などを含む、モジュール領域に関連するNREコスト。 K _c S _c : アーキテクチャ設計、システム検証、バックエンド設計、バックエンド検証などを含む、チップ領域に関連する NRE コスト。 C: ソフトウェアライセンス、IPライセンス、テープアウト（チップ試作時のマスクコスト）など、チップやモジュール領域に関連しないNREコスト。 K _p S _p : パッケージ設計等を含むパッケージエリアに関連するNREコスト。 C _p : パッケージ製造コストや型開きコストなど、パッケージ面積に関係のないNREコスト。設備費、敷地費、日常的なメンテナンス費用などのその他の費用は、必要に応じて C または K _c S _cに含まれます。このコスト モデルは AMD のマルチチップ アーキテクチャで検証され、シリコン ウェーハ コストの結果は基本的に AMD の公開データと一致しました。違いは、AMD が複数のチップを高度なパッケージに統合するための追加コストを考慮していないことです。

著者について

カイシェン・マーは、清華大学学際情報科学研究所の助教授です。

彼はペンシルベニア州立大学でコンピューターサイエンスとエンジニアリングの博士号を取得しました。この研究は、解釈可能性、堅牢性、コンパクトなモデル設計を重視した、コンピューター アーキテクチャとコンピューター ビジョン関連の人工知能アルゴリズム設計に焦点を当てています。

彼は、CVPR や NeurIPS などの AI カンファレンスや、DAC や ISCA などのコンピューター アーキテクチャ カンファレンスで論文を発表しています。 2015 HPCA 最優秀論文賞、2016 IEEE MICRO Top Picks、2017 ASP-DAC 最優秀論文賞など、数々の賞を受賞しています。 2018年EDAA最優秀博士論文賞。

さらに、2016 年度ペンシルベニア州立大学 CSE 部門最優秀大学院研究賞、2016 年度 NSF ASSIST エンジニアリング研究センターニュースレターの表紙を飾り、2011 年度 Yang Fuqing-Wang Yangyuan 学術奨学生賞を受賞しました。

馮銀暁は清華大学の博士課程の学生です。

彼は清華大学学際情報科学研究所の博士課程2年生で、指導教員は馬凱生氏です。彼は上海交通大学を卒業し、情報工学（人工知能）と数学および応用数学の二重学位を取得しました。彼は上海交通大学の知源工学優等プログラムのメンバーでもあります。

学部生時代には、国家奨学金を含む数多くの名誉ある賞や栄誉を受けました。彼は、材料、デバイス、回路、アルゴリズム、ハードウェアの分野で多様な経歴と経験を持っています。クリーンルームでの製造経験も有します。