シングルチッププロセッサの終焉？アップルとNVIDIAはマルチチップパッケージングに興味を持っており、相互接続技術が鍵となる

3月10日、Appleは2022年春のカンファレンスで、M1 Maxチップのアップグレード版であるM1 Ultraを発表しました。革新的なパッケージングアーキテクチャUltraFusionを採用し、2つのM1 Maxチップのダイを接続して、これまでにないパフォーマンスと機能を備えたシステムオンチップ（SoC）を作成しました。

3月23日、NVIDIA  同様のニュースがGTC 2022カンファレンスでも発表されました。ジェンセン・フアンは、AI インフラストラクチャと高性能コンピューティング向けの初のデータセンター専用 CPU の発売を発表しました。新しい Grace Hopper は、同じマザーボード上で並列に接続して、1TB/s のメモリ帯域幅を持つ 144 コアの Grace CPU スーパーチップを形成できます。

両社のチップはターゲット市場が異なります。 Apple は消費者向けおよびプロフェッショナル向けワークステーション市場をターゲットにしており、一方 Nvidia は高性能コンピューティング市場に波を起こそうとしている。しかし、目標の違いは、シングルチップ設計の時代を急速に終わらせるというより広範な課題を浮き彫りにするだけです。

画像出典: top10.digital

半導体大手が市場に参入

マルチチップ設計は新しい概念ではありませんが、ここ 5 年間で普及し始めました。 AMD、Apple、Intel、Nvidiaなどの半導体大手も、程度の差こそあれ関与している。

AMD は、EPYC および RYZEN プロセッサでチップレット設計を検討してきました。 Intel は、2021 Architecture Day イベントで次世代 Intel Xeon スケーラブル プロセッサー Sapphire Rapids を発表しました。サーバー市場向けのこのアーキテクチャは、小さなチップ「タイル」を使用して構築されています。

現在、Apple と Nvidia は、ターゲット市場はまったく異なるものの、マルチチップ設計競争に参入している。マルチチップ設計への移行は、現代のチップ製造における課題によって推進されていることに留意する必要があります。トランジスタの小型化のペースは鈍化しているが、最先端の設計におけるトランジスタ数の増加は鈍化する兆候を見せていない。

Apple の M1 Ultra チップを例に挙げてみましょう。このチップには 1,140 億個のトランジスタが搭載されており、これはパーソナル コンピュータ チップとしては過去最大で、M1 の 7 倍に相当します。 M1 Max単体のチップ面積は432平方ミリメートルなので、M1 Ultraの面積は約860平方ミリメートルと推測できます（公式の数字は不明）。

M1 Ultra の回路図。

Nvidia の Grace CPU のトランジスタ数は秘密にされているが、同時にリリースされた Hopper H100 GPU には 800 億個のトランジスタがあり、そのうち 20 個で世界のトラフィックを処理できる。 2019年、AMDは395億個のトランジスタを搭載した64コアのEYPC Romeプロセッサをリリースしました。

Nvidia Grace CPU スーパーチップ。

「チップ面積が大きくなり、ウェーハの歩留まり問題が重要になるにつれて、マルチチップモジュールのパッケージ設計は、シングルチップ設計よりも優れた電力消費と性能を実現できる」と、市場調査会社カウンターポイント・リサーチのリサーチアナリスト、アクシャラ・バッシ氏は述べた。

現時点では、単一の完全なシリコン ウェハーの構築に取り組んでいる AI チップの新興企業である Cerebras を除き、チップ業界では、シングル チップ設計はますます「コストに見合わない」ものになりつつあるというコンセンサスに達しているようです。

2021年4月、セレブラスは2.6兆個のトランジスタを搭載し、iPadよりも大きい巨大チップ、WSE 2をリリースした。

さらに、業界のチップレットへの移行は、チップメーカーのサポートと並行して進んできました。 2020年8月、世界最大のチップファウンドリであるTSMCは、フロントエンドの3Dシリコンスタッキングとバックエンドのパッケージング技術を含む3DFabric先進パッケージング技術シリーズを発表しました。

AMDはEPYCおよびRYZENプロセッサの設計に3DFabricと呼ばれる技術を使用しており、AppleのM1 UltraチップもTSMC関連のパッケージング技術を使用していることはほぼ確実です（ただし、AppleはM1 UltraがTSMCによって製造されていることをまだ確認していません）。

インテルなどの他のチップ大手は、EMIB や Foveros などの独自のパッケージング技術を持っています。当初は自社での使用を目的としていたが、インテルのチップ製造技術は、同社のファウンドリサービスが拡大するにつれて、より広範な業界に関連するものになりつつある。

マルチチップ設計の将来はどうなるのでしょうか?

別の市場調査会社である Hyperion Research のシニアアナリスト、マーク・ノソコフ氏は、「基本的な半導体設計、製造、パッケージングに関するエコシステムは、設計ノードでチップレットソリューションを経済的かつ確実に生成できるレベルまで発展しました。多様なチップレット機能をシームレスに統合するソフトウェア設計ツールも成熟し、対象ソリューションのパフォーマンスを最適化しています」と考えています。

チップレットは今後も存在し続けるだろうが、今のところ、この分野は孤立している。 AMD、Apple、Intel、Nvidia は、独自の相互接続設計を特定のパッケージング技術に適用しています。

今年3月2日、Intel、AMD、Arm、Qualcomm、TSMC、Samsung、ASE、Google Cloud、Meta、Microsoftを含む10の大手企業がChiplet Standard Allianceの設立を発表し、業界の結束を期待してUniversal Chiplet Interconnection Express（UCIe）標準を立ち上げました。この規格では、コスト効率の高いパフォーマンスを実現する「標準」2D パッケージと、最先端の設計を実現する「高度」パッケージが提供されます。

UCIe は、PCIe および CXL を介したオフパッケージ接続もサポートしており、高性能コンピューティング環境で複数のマシンにまたがる複数のチップを接続できます。

UCIe ホワイト ペーパーからの UCIe パッケージング ソリューションの例。

UCIe 標準は始まりに過ぎず、その将来はまだわかりません。ノソコフ氏は、UCIeを最初に立ち上げた創立メンバーは、技術設計と製造の分野で多くの優れた貢献者を代表していたが、Apple、AWS、Broadcom、IBM、Nvidiaなどのシリコンファウンドリやメモリチップサプライヤーを含む多くの主要組織が参加しなかったと述べた。

バッシ氏は、Nvidia が UCIe アライアンスへの参加に特に消極的である可能性があると指摘した。 Nvidia は、カスタム シリコン統合用の独自の NVLink-C2C 相互接続テクノロジを公開しており、UCIe の潜在的な競合相手となっています。

UCIe や NVLink-C2C などのチップ相互接続テクノロジの運命が業界のゲームのルールを決定しますが、業界の現状を変える可能性は低いでしょう。​