月間 30 万個の H100 チップ、Nvidia は Intel にチップの製造を依頼しているのでしょうか? CoWosの生産能力が低すぎるからといって

TSMCの生産能力不足により、Nvidiaはチップ製造をIntelに頼らざるを得なくなったのか？

TSMCは2023年半ば、同社の先進的なチップパッケージング技術CoWoS（Chip on Wafer on Substrate）に対する需要が生産能力を超えたことを認めた。

一方、「人工の金」とも呼ばれるNvidiaのAIチップは市場で供給不足になっており、Nvidiaは早急に生産能力を増強したいと熱望している。

最終的には、NVIDIA は自社のチップを製造するために Intel の高度なパッケージング技術の利用を検討し始めなければならないかもしれない。

海外メディアの報道によると、Nvidia は理論的には Intel から毎月 30 万個の H100 チップの追加生産能力を獲得できる (生産に問題がなく、契約が実際に H100 向けであると仮定)。

CoWosのパッケージング能力は世界中の大手メーカーにとってボトルネックとなっている

そしてTSMCにとって、2023年は大変な年となる。ほぼ毎月、メディアはCoWosパッケージングプロセスの生産能力を増強していると報道しています。

TSMC、2023年6月に先進チップパッケージング能力を増強

TSMC、2023年7月に先進チップパッケージング能力を増強

CoWos のパッケージ生産能力が不十分な主な理由は、これが非常に高度なパッケージング技術であり、最も高度な AI チップのみがこの技術を利用する必要があるためです。

同時に、この技術を使用してチップをパッケージングおよび製造できるのは、TSMC や Intel などの少数のチップメーカーだけです。

AIチップの需要が大幅に増加する前は、TSMCを含むチップ製造企業の生産能力はそれほど高くありませんでした。

2023年はAI爆発の年です。大手メーカーはNvidiaのH100の備蓄を強化しており、AIチップの需要が急増しています。

AIチップ生産サプライチェーン全体において、CoWosパッケージの生産能力を短期間で増強することは難しいため、たとえNVIDIAがすでに十分なH100ウェハを供給していたとしても、チップ生産能力はCoWosパッケージによって「窒息」することになる。

H100 は CoWoS-S パッケージング技術を採用し、7 つのチップを統合しています。

その中核となるのは、ダイ面積が 814 平方ミリメートルの H100 GPU 特定用途向け集積回路 (ASIC) です。

その周囲には 6 つの高帯域幅メモリ (HBM) バンクがあります。

このうち、H100 SXM バージョンは HBM3 テクノロジーを採用しており、各メモリ グループは 16GB で、合計 80GB のメモリ容量を提供します。

H100NVL バージョンには 2 つのパッケージが含まれており、それぞれに 6 セットの HBM が装備されています。

TSMCは依然として最も重要なAIチップ工場である

それにもかかわらず、TSMC は引き続き Nvidia の主要サプライヤーであり、先進的なパッケージング能力の約 90% を占めることになります。

エヌビディアは第2四半期から、少なくとも自社製品の一部にインテルの生産能力を活用する計画だ。

この情報が真実であれば、インテルの生産能力を増強することで、NVIDIA は既存の AI および高性能コンピューティング (HPC) 製品に対する市場の需要に、より迅速に対応できるようになります。

しかし、ここには課題があります。

A100、A800、A30、H100、H800、H200、GH200 を含む Nvidia の現世代および前世代の製品はすべて、TSMC の CoWoS-S パッケージング テクノロジを採用しています。

Intel の高度なパッケージング技術は Foveros と呼ばれていますが、この 2 つは異なるインターポーザ技術を使用しています (CoWoS-S は 65nm インターポーザを使用し、Foveros は 22FFL インターポーザを使用しています)。

Intel の Foveros テクノロジーを使用するには、Nvidia がそのテクノロジーを検証し、実際の製品の品質を認証する必要があります。

2 つのインターポーザーは異なるプロセス テクノロジに基づいており、接続ポイントのピッチも異なるため、これらの製品間には若干の違いが生じる可能性があります。

したがって、NVIDIA のパートナーも、これらの製品を導入する前に、対応する認定を受ける必要があります。

海外メディアは、インテルが第2四半期にNVIDIAのサプライチェーンに加わり、月間約5,000枚のFoverosウエハーを生産する予定であると報じた。

これはNvidiaにとってはかなり大きな数字です。

TSMCは2023年半ばまでに月間最大8,000枚のCoWoSウエハーを生産できるようになる。

生産能力は2023年末までに11,000台、さらに2024年末までに約20,000台まで増強される予定。

Nvidia が毎月 5,000 枚の高度なパッケージング ウェハを追加で入手できれば、AI チップの生産能力不足の問題は大幅に緩和されるでしょう。

Nvidiaにとって、高度なパッケージング作業の一部をIntel Foundry Servicesにアウトソーシングすることは、サプライチェーンの多様化を目的とした戦略的な動きです。

さらに重要なのは、IFS のパッケージング能力を活用することで、Nvidia はこれらの生産能力が競合他社に使用されないようにし、主導的地位を強化することもできるということです。

CoWos のパッケージング能力を増強するのはなぜ難しいのでしょうか?

CoWoS (Chip on Wafer on Substrate) は、2 つの部分に分けられる 2.5D/3D パッケージング技術です。CoW (Chip on Wafer) はウェーハのスタッキングを指し、WoS (Wafer on Substrate) は基板上に積層されたウェーハのパッケージングを指します。

CoW の目的は、他のチップを含むウェーハの上にチップを配置し、効率的なスペース利用とパフォーマンスの向上を実現することです。

出典: AnandTech

AI GPU に必要な高帯域幅メモリ (HBM) と CoWoS テクノロジーは互いに補完し合います。

HBM の高密度接続および短絡設計には、CoWoS などの 2.5D パッケージング技術の使用が必要ですが、これは従来の PCB やパッケージング基板では実現が困難です。

CoWoS は、最高の接続密度と最大のパッケージ サイズを合理的なコストで提供し、主流のパッケージング技術になりつつあります。

現在、HBM を使用するほぼすべてのシステムは CoWoS パッケージを使用しており、すべての高性能 AI GPU には HBM が必要です。

そのため、主要なデータセンター GPU の大部分は TSMC の CoWoS パッケージング技術を使用していると言えます。

高性能 AI GPU に加えて、ネットワーク チップ、スーパーコンピューティング チップ、FPGA もごくわずかしか CoWos パッケージを使用していません。

したがって、TSMC を含むチップメーカーは、それほど高い先進的なパッケージングの生産能力を持たないことになります。

ウェハーを含む他のAI GPUサプライチェーンの生産能力は他の場所から割り当てることができますが、CoWosのパッケージ生産能力は困難であり、それがNvidiaの首を絞めています。

TSMC はさらなるパッケージングのニーズに備えていたものの、生成 AI の需要の波がこれほど早く到来するとは予想していませんでした。

TSMCは昨年6月、竹南に先進的なバックエンドウエハー工場を開設すると発表した。

ウエハー工場は14.3ヘクタールの面積をカバーし、年間100万枚のウエハーの3Dファブリック生産能力に対応するのに十分です。これには、CoWoS だけでなく、SoIC および InFO テクノロジも含まれます。

この工場は、TSMC の他のすべてのパッケージング工場を合わせたよりも大きいです。

さらに、生成AIの波の発展に伴い、NVIDIAに加えて、他のチップ企業のCoWos生産能力に対する需要も急速に拡大しています。

Semianalysisのグラフからわかるように、大規模AIクラスターの構築に使われるネットワーク接続チップは主にBroadcomが提供しており、CoWosの生産能力も大量に吸収されることになる。

そのため、NvidiaがTSMCだけに頼っていると、今後十分な出荷量を確保することが難しくなると思われます。

このような強力な市場需要に直面して、Nvidia は TSMC の新工場が完成し生産が開始されるまで待つことはできないかもしれません。Intel の既存の生産能力に加わることは、間違いなく検討する価値のある選択肢です。